電路佈局驗證
電路佈局驗證（，）是一種電子設計自動化（，）工具，其功能為驗證特定積體電路與其原始電路設計之間的差異有無異常。設計規範驗證（，）可修正並檢驗佈局（layout）是否符合設計規範，但DRC無法保證在佈局完全符合設計規範的情況下，線路依舊維持設計者的預期，而LVS則是這個階段的最適合的解決方案。 背景 早至1975年，IC產業在此方面的需求便開始成長，而最早的程式主要針對圖形同構（graph isomorphism）階段進行驗證，亦即比較設…
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共 37 篇文章
片上网络
片上网络（network on a chip, network-on-chip）簡稱NoC，是在積體電路（集成电路）上，以網路為基礎的通訊子系統，大部份是在單片系統（SoC）的各模組之間。積體電路裡的模組多半是半导体IP核，其中包括了电子计算机裡的不同功能，設計成网络科学下的模塊（modular）。片上网络是SoC的各模組之間，以路由器為基礎的分组交换網路。 NoC技術將计算机网络的理論和方法用在晶片內的通訊，比傳統的总线和有許多進步。…
丫字图
丫字图（也称为Gajski图）直观地描述了集成电路设计中的不同视角，尤其是在VLSI的开发中。1983年，Daniel D. Gajski和Robert Kuhn提出了该设计模型；1985年，Robert Walker与Donald Thomas对其进行了细化。 根据该模型，硬件设计在三个不同的域（Domain）中进行。各域被表示为轴并构成一个丫字形。沿着这些轴展开的是抽象层次，用于标示描述的抽象程度。外层表示更高层的概括，内层则表示更…
赁特法则
赁特法则（Rent's rule）是一项关于计算逻辑组织的经验性观察，特别指逻辑模块的外部信号连接数（即“引脚”数）与该逻辑模块中邏輯閘数量之间的关系。该法则已被应用于从小型数字电路到大型机等不同规模的电路。简言之，它指出这两个数值（引脚数与门数）之间存在一个简单的幂律关系。 发现与发表 在20世纪60年代，IBM的员工E.F.赁特（E. F. Rent）发现了IBM集成电路设计边界处的引脚数（终端，记为T）与内部元件数（记为g，例如邏…
圖形處理器
圖形處理器（，縮寫：），又稱顯示核心（display core）、視覺處理器（video processor）、顯示晶片（display chip）或圖形晶片（graphics chip），是一種專門在個人電腦、工作站、遊戲機和一些行動裝置（如平板電腦、智慧型手機等）上執行繪圖運算工作的微處理器。以图形处理器为核心的主板扩展卡也称顯-{}-示卡，或簡稱顯-{}-卡。 圖形處理器是輝達在1999年8月發表GeForce 256繪圖處理晶片…
掩模数据准备
掩模数据准备（mask data preparation，MDP），也称为版图后处理，是将包含目标多边形集合的集成电路版图文件转换为光罩刻写机可用指令集的过程。通常会对芯片版图进行修改和补充，以将物理版图转换为用于掩模制作的数据。 掩模数据准备需要以GDSII或OASIS格式的输入文件，并生成某种掩模刻写机专用的专有格式文件。 MDP程序 虽然历史上将物理版图转换为掩模制作数据相对简单，但近期的MDP流程包含多种步骤： 芯片封装处理（c…
物理设计
物理设计（）在集成电路设计中是完成功能设计之后的一个流程。在这一步，经过布图规划、放置、布线等具体过程后，以硬件描述语言等抽象形式表达的电路网表会被转换成代表电路的几何图形，这个几何图形被称为集成电路版图。半导体工厂根据版图文件就可以制造出实际的硬件电路。除了前面提到的具体过程，物理设计还包括一系列对于版图的设计和验证。随后是将设计转移到硅片并封装成集成电路的制造（工艺）阶段。上述每一阶段都有相应的设计流程。设计流程规定该阶段的步骤与指…
逻辑综合
在集成电路设计中，邏輯合成（）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。 概述 通常，逻辑综合的信息来源是硬件描述语言——主要是VHDL和Verilog等，设计人员通常使用硬件描述语言来进行电路的高级抽象（通常是数字电路寄存器传输级的数据、行为）描述数字电路的逻辑功能，这样他们可以把更多精力投入功能方面的设计，而避免在一开始就研究可能极其复杂的电路连线。 然而，从电路的高级抽象描述…
工程改变命令
工程改变命令（，缩写ECO；或称工程变更命令）用于改变元-{}-件、组件，或流程、工作指令文档，并也可用于改变规格。 ECO也被称为“工程变更通知单”、工程變更通知（ECN），或简单称“工程变更”（EC）。 在典型的系统开发周期中，规范或实现可能在工程开发期间或系统元件的集成期间改变。这些在最后一分钟的设计变更通常称为工程改变命令（ECO），并影响已完全或部分完成设计的功能。ECO可以弥补在调试期间发现的设计错误，或者对设计规范做出更改…
設計流程
设计流程是为完成集成电路设计而将電子設計自動化工具明确组合起来的方式。摩尔定律推动了从主要使用独立的逻辑综合、放置和布线算法的实现流程，向从寄存器传输级（RTL）到GDSII的一体化构建与分析流程转变，以实现设计收敛。互连延迟上升的挑战促使人们以新的方式思考并整合设计收敛工具。 从1980年到2005年，RTL到GDSII的流程经历了显著变化。CMOS工艺的持续缩放显著改变了各设计步骤的目标。对延迟缺乏良好预测因子导致近代设计流程发生重…
布图规划
布图规划（）指的是在布局中用图形表示电路主要功能模块，還要指定诸如长宽比（aspect ratio）或核心利用率（core utilization）等高级参数，是物理设计后续过程，即精确布线的前提。 创建布图的设计步骤称为布图规划阶段（floorplanning），是集成电路设计设计流程中的早期阶段。 布图规划设计阶段 布图规划设计阶段包含若干步骤，目标是寻找既能让时序（timing）易于收敛的走线布局，又能在整个芯片上均匀分布功耗的布…
逻辑仿真
逻辑仿真（），或称逻辑模拟，是对硬件描述语言所定义数字电路行为的预测与检验，通常可以利用计算机仿真实现。逻辑仿真可以在具有不同物理抽象层次（级别）下进行，例如晶体管级、逻辑门级、寄存器传输级和行为级。其基本原理是使用计算机软件模拟一个激励信号，然后观察所设计电路的响应行为。 参考文献 相关条目 功能验证 逻辑综合 外部链接 [https://web.archive.org/web/20120724043832/http://bradwa…
集成电路版图
运算放大器的模拟集成电路版图（输入端位于左边，补偿电容位于右边）。图中蓝色部分为金属层，而绿色和棕色部分为N型和P型掺杂的半导体，红色部分为多晶硅，交叉阴影区为电路的连线]] 集成电路版图（），是真实集成电路物理情况的平面几何形状描述。集成电路版图是集成电路设计中最底层步骤物理设计的成果，物理设计通过布局、布线技术将逻辑综合的成果——门级的网表转换成物理版图文件，这个文件包含了各个硬件单元在芯片上的形状、面积和位置信息。版图设计的结果必…
通用验证方法学
通用验证方法学（）是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。它是第一个由电子设计自动化领域三巨头（Cadence、Synopsys和Mentor Graphics）联合支持的验证方法学，其最新版本为1.2版。 概述 最原始、最简陋的Verilog测试平台通常会做以下几件事情：第一，在测试平台模块中例化被测设计；第二，创建若干变量（通常是reg…
物理驗證
物理驗證（）是積體電路設計流程中的一個步驟，執行的時機通常在物理設計之後。物理驗證的內容包括設計規則檢查(DRC)、電路布局驗證(LVS)及ERC等。 物理驗證軟體 [https://www.synopsys.com/implementation-and-signoff/physical-verification/ic-validator.html IC Validator] *，新思科技
标准单元
已移除）。沙色结构为金属互连，垂直柱状结构为接触柱，通常为钨塞。红棕色结构为多晶硅栅极，底部实体为单晶硅基体。]] 在半导体设计中，标准单元方法（standard-cell methodology）是指一种特定應用積體電路（ANSI）的设计方法。标准单元方法属于设计抽象的实例：将低级的超大规模集成电路版图通过逻辑综合封装为抽象的逻辑表示（例如NAND）。 一个标准单元是指一系列由晶体管和连线结构组成的具有布尔逻辑功能或者触发功能的数字单…
放置与布线
放置与布线（，简称PnR或P&R），是印制电路板、集成电路和现场可编程逻辑门阵列设计中的一个阶段。顾名思义，它由两个步骤组成：放置（placement）和布线（routing）。第一步放置是决定在通常受限的空间内把所有電子元件、電子電路和逻辑单元放在哪里。随后进行布线，确定连接已放置元件所需的所有导线的精确设计。此步骤必须在满足制造工艺规则和限制的前提下实现所有所需连接。 放置与布线在几种场景中被使用： 在印制电路板设计中，将電子元件以…
集成电路设计
集成电路设计（，簡稱IC design），多直稱IC設計，根据当前集成电路的集成规模，亦可称之为超大规模集成电路设计（），是指以集成电路、超大规模集成电路为目标的设计流程。 概述 集成电路设计涉及对电子器件（例如晶体管、电阻器、电容器等）、器件间互连线模型的建立。所有的器件和互连线都需安置在一块半导体衬底材料之上，这些元件通过半导体器件制造工艺（例如光刻等）安置在单一的硅衬底上，从而形成电路。目前最常使用的衬底材料是硅。设计人员会使用技…
天线效应
天线效应（antenna effect），更正式地称为等离子体诱导闸氧化层损伤（plasma induced gate oxide damage），是一种在MOS集成电路制造过程中可能导致良率和可靠性问题的效应。晶圆厂通常会提供“天线规则”（antenna rules），这些规则必须遵守以避免此问题。违反这些规则称为“天线违规”（antenna violation）。在此上下文中，“天线”一词有些误导——真正的问题是电荷的聚集，而非一般…
签核
签核（signoff，sign-off）检查在集成电路設計自動化中，是指设计在可以下線之前必须通过的一系列验证步骤的统称。 这意味着一个迭代过程，涉及使用一种或多种检查类型在各处进行增量修复，然后重新测试设计。 签核分为两类：前道签核和后道签核。 后道签核之后，芯片进入制造。在列出规范中的所有特性后，验证工程师会为这些特性编写覆盖率以识别缺陷，并将RTL设计返还给设计师。 缺陷可能包括与规范相比的缺失特性、设计错误（如笔误和功能性错误）…