闩锁效应（latch-up）在电子学中，是集成电路（IC）中可能出现的一种短路现象。具体而言，它是指在MOSFET电路的电源轨之间，因触发而不经意间形成的低阻抗路径。该结构会干扰器件的正常功能，甚至可能因過電流导致器件烧毁。通常需要通过電源重啟来纠正这种状况。
寄生结构通常等效于一个晶閘管（或，SCR），即一个由PNP和NPN双极性晶体管紧密堆叠而成的PNPN结构。在闩锁期间，当其中一个晶体管导通时，另一个也会随之导通。只要该结构处于正向偏置且有电流流过，两者就会保持在饱和状态——这通常意味着必须断电才能解除。SCR寄生结构通常形成于逻辑门输出驱动器上的推挽式PMOS与NMOS晶体管对中。
闩锁效应并不局限于电源轨之间，它可以发生在任何存在所需寄生结构的地方。引起闩锁的一个常见原因是数字芯片的输入或输出引脚上出现了超过电源电压一个二极管压降的正向或负向电压尖峰。另一个原因是电源电压超过了绝对最大额定值，这通常由电源中的瞬态尖峰引起，进而导致内部PN结发生雪崩击穿。这种情况频繁发生在涉及多种电源电压的电路中，若上电顺序不当，会导致数据线电压在部分器件尚未达到额定电压前就超过了其输入额定值。静电放电（ESD）事件也可能诱发闩锁效应。
引起闩锁的另一常见原因是游離輻射，这使得该效应成为航天（或极高海拔）电子产品设计中的重大问题。单粒子闩锁（SEL）是由单粒子翻转引起的闩锁，通常由宇宙射线或太阳耀斑中的重离子或质子触发。作为抗輻射強化的一部分，可以通过多种制造工艺完全消除单粒子闩锁效应。
高功率微波干扰也可能触发闩锁效应。
CMOS集成电路和TTL集成电路在高温下都更容易发生闩锁效应。
CMOS闩锁
所有CMOS IC都存在闩锁路径，但有多种设计技术可降低其敏感度。
在CMOS技术中，存在许多内建双极结型晶体管。当n阱/p阱与衬底的组合导致形成寄生n-p-n-p结构时，这些晶体管就会引发问题。触发这些类晶闸管器件会导致Vdd和GND线短路，通常会造成芯片毁坏，或引发只能通过断电解决的系统故障。
参考第一张图中的n阱结构。n-p-n-p结构由NMOS的源极、p衬底、n阱和PMOS的源极组成。图中还显示了电路等效图。当两个双极晶体管中的一个因电流流过阱或衬底而进入正向偏置时，它会为另一个晶体管提供基极电流。这种正反馈会不断增大电流，直到电路失效或烧毁。
Hughes Aircraft公司在1977年发明了现已成为行业标准的预防CMOS闩锁技术。
预防闩锁
通过添加一层环绕NMOS和PMOS晶体管的绝缘氧化物层（称为“浅槽隔离”），可以设计出抗闩锁芯片。这切断了晶体管之间的寄生可控硅整流器（SCR）结构。这类器件对于无法保证电源和信号时序的场合（如熱插拔设备）至关重要。
在重掺杂衬底上生长的轻掺杂外延层中制造的器件，其闩锁敏感度也较低。重掺杂层充当了电流阱，多余的少数载流子可以在其中迅速复合。
大多数绝缘体上硅（SOI）器件具有天然的抗闩锁特性。闩锁是阱与电源轨之间的低阻抗连接。
为了避免闩锁，可以为每个晶体管设置独立的衬底接触（Substrate tap）。这降低了衬底载流路径与电源轨之间的电阻，但会消耗更多的晶圆面积。作为权衡，半导体晶圆厂通常会规定从晶体管有源区到最近衬底接触的最小间距设计规则；例如在130 nm工艺节点中为10 μm。
闩锁测试
- 参见EIA/JEDEC标准IC Latch-Up Test EIA/JESD78。 该标准在IC考核规范中被广泛引用。
参考
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