MT4C1024动态随机存取存储器集成电路（1994年）的裸晶照片。其容量为1兆位，等于220位或128 KiB。]]
，带有64 MiB主存动态随机存取存储器（左上）和256 KiB的VRAM（下边缘中右侧）]]
，是一种半导体存储器，通常被用作主存储器，用於存儲運行中的程式和數據。在DRAM中，每個記憶單元由一個電容和一個電晶體組成，主要的作用原理是利用電容內儲存電荷的多寡來代表一個二进制位元（bit）是1還是0。與大部分的隨機存取記憶體（RAM）一樣，存在DRAM中的資料會在電力切斷以後很快消失，因此它屬於一種揮發性記憶體（volatile memory）設備。

由於電晶體會有漏電流的現象，導致電容上所儲存的電荷數量並不足以正確的判別数据，进而導致数据毀損。因此對於DRAM來說，周期性地充電是一個不可避免的条件。由於這種需要定時刷新的特性，因此被稱為「動態」記憶體。相對來說，靜態記憶體（SRAM）只要存入数据後，即使不刷新也不會遺失記憶。

DRAM與靜態隨機存取記憶體（Static random-access memory，SRAM）相比，具有更高的密度和較低的成本，因為其每一個位元的資料都只需一個電容跟一個電晶體來處理，而SRAM上一個位元通常需要六個電晶體。正因這緣故，DRAM擁有非常高的密度，單位體積的容量較高，成本也較低。但相反的，DRAM也有存取速度较慢，耗电量较大的缺點。为了进一步提高速度，人们开发了同步（synchronous）DRAM或SDRAM，操作与外部时钟同步，以实现高速运行。如今，DRAM一般都指SDRAM。

由於動態隨機存取記憶體具有較高的密度和較低的成本，因此它被廣泛應用於個人電腦、伺服器、智能手機和其他計算機系統中。但是，由於其刷新操作和其他諸多因素，動態隨機存取記憶體的性能和可靠性有時會受到影響。因此，在設計和實現計算機系統時，需要考慮適當的記憶體架構和控制策略，以確保高效的運行和穩定性。

動態隨機存取記憶體通常被組織成一系列的記憶體芯片，這些芯片可以通過總線或其他互連技術進行連接。每個記憶體芯片可以包含數百萬到幾十億個記憶單元。由於DRAM存儲器需要刷新操作，因此通常需要使用一些控制電路，例如記憶體控制器或記憶體介面控制器，以管理存儲器操作，如讀取、寫入、刷新等。

动态随机存储器的每位元价格在2017年上涨了47%，这是自1988年上涨45%以来30年中的最大涨幅。在2018年，“动态随机存储器市场的一个关键特征是目前只有三个主要供应商——美光科技、SK海力士和三星电子”，它们“对产能保持着相当严格的控制”。

其他制造商制造并销售双列直插式存储模块（DIMM）但不制造其中的动态随机存储器芯片（例如金士顿科技），部分制造商单独销售堆叠式DRAM（例如用于百亿亿次级别的最快超级计算机中），如Viking Technology。还有些制造商将此类存储器集成到其他产品中销售，例如富士通将其集成到CPU中，AMD集成到GPU中，以及Nvidia在其部分GPU芯片中采用HBM2。

历史
前身
动态随机存储器单元截面的原理图。该设计于1968年获得专利。]]
第二次世界大战期间，布莱切利园使用了一台代号为“水瓶座”的密码分析机，其中包含硬连线动态存储器。机器读取纸带后，将其上的字符“记忆在动态存储库中”。该存储库采用大型电容器组，通过充电与否来记录数据：带电电容器代表叉（1），未带电电容器代表点（0）。由于电荷会逐渐泄漏，系统需施加周期性脉冲以补充带电电容器的电量（“动态”一词即源于此）。

1965年11月，东芝推出应用于其Toscal BC-1411电子计算器的双极型动态随机存储器。1966年，东芝的Tomohisa Yoshimaru与Hiroshi Komikawa对一种包含多个晶体管与单个电容器的存储电路申请了日本专利，并于1967年申请了美国专利。

上述早期动态随机存储器采用双极型晶体管。尽管其性能优于磁芯存储器，但其高昂的成本使其无法撼动当时磁芯存储器的主导地位。电容器也曾用于早期的存储方案中，例如阿塔纳索夫-贝瑞计算机的磁鼓、威廉姆斯管与选数管。

单MOS动态随机存储器
1966年，羅伯特·丹納德博士在IBM托马斯·J·沃森研究中心研发MOS存储器时，试图寻找一种替代方案，以取代每位元需六个MOS晶体管的静态随机存取存储器。在此期间，他发明了现代动态随机存储器架构，实现单MOS晶体管对应单电容器的设计。在研究MOS技术特性时，他发现该技术可用于构建电容器，利用MOS电容器的充放电状态即可表示数据位元的1和0，并可通过MOS晶体管控制电荷写入。单晶体管MOS动态随机存储器单元由此诞生。他于1967年提交专利申请，并于1968年获得美国专利（编号[https://web.archive.org/web/20151231134927/http://patft1.uspto.gov/netacgi/nph-Parser?patentnumber=3387286 3,387,286]）。相比磁芯存储器，MOS存储器性能更高、成本更低且功耗更小。专利中如此描述该发明：“在一项实施例中，每个存储单元均由单个场效应晶体管与单个电容器构成。”

1969年，位于加利福尼亚州桑尼维尔的高级存储系统公司（Advanced Memory Systems）将MOS动态随机存储器芯片商业化。这款1024位芯片被出售给霍尼韦尔、雷神公司与王安電腦等企业。 同年，霍尼韦尔委托英特尔利用其自主研发的三晶体管单元制造动态随机存储器。该项目最终催生了1970年初的Intel 1102。然而，Intel 1102存在诸多缺陷，促使英特尔秘密启动内部改良设计，以避免与霍尼韦尔发生专利冲突。尽管初期因掩模问题导致良率低下（直至第五次修改掩模才得以解决），该设计最终促成了1970年10月面世的首款商用动态随机存储器——。Intel 1103由乔尔·卡普（Joel Karp）设计，帕特·埃尔哈特（Pat Earhart）负责版图规划，掩模则由芭芭拉·马尼斯（Barbara Maness）与朱迪·加西亚（Judy Garcia）切割。20世纪70年代初，MOS存储器彻底取代磁芯存储器，成为主导存储技术。一举拿下全球逾75%的动态随机存储器市场份额。然而，随着20世纪80年代初存储密度突破64 Kbit，Mostek等美国本土制造商相继被日本企业赶超，后者在整个20世纪80至90年代彻底主导了美国及全球市场。

1985年初，高登·摩爾决定让英特尔退出动态随机存储器生产业务。 至1986年，绝大多数美国芯片制造商已停止生产动态随机存储器。仅剩美光科技与德州仪器维持商业量产，而IBM则保留生产线以供内部使用。

1985年，64K动态随机存储器芯片已成为计算机标配，且全球逾六成产能被日本企业垄断。美国半导体制造商随即指责日本企业通过傾銷手段，意图将美国本土厂商逐出大宗存储芯片市场。短短18个月内，64K芯片单价从3.50美元暴跌至35美分，导致部分美国企业遭受毁灭性财务打击。1985年12月4日，美国商务部国际贸易管理局裁定该项申诉成立。

同步动态随机存储器（SDRAM）由三星研发。首款商用SDRAM芯片为三星KM48SL2000，其容量为16 Mbit，于1992年问世。首款商用双倍数据率同步动态随机存取存储器（DDR SDRAM）芯片则是三星于1998年发布的64 Mbit DDR SDRAM芯片。

2001年，日本动态随机存储器制造商反控韩国同行涉嫌倾销。

2002年，美国计算机制造商正式提起针对操纵动态随机存储器价格的诉讼。

工作原理
DRAM通常以一个电容和一个電晶體为一个单元排成二维矩阵，左图所示是一个4×4的矩阵。部分动态随机存储器矩阵长宽均达数千个单元。

连接各行的长水平线称为字线（word line）。每列单元由两条位线组成，分别间隔连接该列内的存储单元（右侧插图未标示此关键细节）。它们通常被称为+位线与-位线。

感測放大器本质上是位于位线之间的一对交叉耦合反相器。第一个反相器输入端连接+位线，输出端连接-位线；第二个反相器输入端连接-位线，输出端连接+位线。该结构形成正反馈，当一条位线达到最高电压且另一条位线降至最低电压时即达到稳定状态。

基本的操作機制分為讀(Read)和寫(Write)，讀的時候先讓Bitline(BL)先充電到操作電壓的一半，然後再把電晶體打開讓BL和電容產生電荷共享的現象，若內部儲存的值為1，則BL的電壓會被電荷共享抬高到高於操作電壓的一半，反之，若內部儲存的值為0，則會把BL的電壓拉低到低於操作電壓的一半，得到了BL的電壓後，再經過放大器來判別出內部的值為0和1。寫的時候會把電晶體打開，若要寫1時則把BL電壓抬高到操作電壓使電容上儲存著操作電壓，若要寫0時則把BL降低到0伏特使電容內部沒有電荷。

从动态随机存储器存储单元读取数据位的操作

断开读出放大器连接。

将位线预充电至介于高低逻辑电平之间的绝对相等电压（例如若两电平分别为0与1V，则预充电至0.5V）。位线在物理结构上保持对称以确保电容相等，故此时两端电压一致。

存储器时序
全面描述动态随机存储器运作时序需要诸多参数。以下摘自1998年发布的数据手册，列举了两种速度等级的异步动态随机存储器时序示例：

因此通常引述的核心指标即“/RAS低电平至输出有效数据时间”。它涵盖了开启行、稳定读出放大器并将指定列数据传输至输出端所需的耗时。这也构成了最短/RAS低电平时间，因其囊括了放大后数据回传并为单元重新充电的用时。从已开启页面内读取后续位元的耗时则大幅缩短，由/CAS至/CAS周期时间决定。由于该核心指标设定了不受行长或页面大小影响的性能下限，它便成为横向对比各类动态随机存储器性能的最直观基准。庞大的阵列不可避免地推高位线电容并拉长传播延迟，鉴于读出放大器的稳定耗时高度依赖电容大小与传播延迟，上述操作时间亦被同步拉长。现代动态随机存储器芯片为规避速度衰减，转而在单颗芯片内集成大量独立且完整的动态随机存储器阵列，以此兼顾高容量与读写效率。

若由时序逻辑驱动此类RAM，相关耗时通常向上取整至最近的时钟周期。例如经由100 MHz状态机（即10 ns时钟周期）访问时，50 ns动态随机存储器首个读取动作需消耗5个时钟周期，而同页内的后续读取仅各需2个时钟周期。由于页内四次突发读取极为普遍，此机制常被简称为“5-2-2-2”时序。

在描述同步存储器时，时序由破折号分隔的时钟周期数表示。这些数值代表了以动态随机存储器时钟周期为基准的倍数关系，依次对应tCL-tRCD-tRP-tRAS。需注意，采用双倍数据速率信号机制时，该时钟频率仅为数据传输速率的一半。在200MHz时钟下，JEDEC标准PC3200时序标定为3-4-4-8，而主打高性能的高溢价PC3200规格DDR动态随机存储器DIMM则可挑战2-2-2-5时序。

最小随机访问时间虽由tRAC=50ns缩减至，但即便是顶级20ns颗粒也仅达到异步动态随机存储器速度的2.5倍。CAS延迟的改善幅度更小，仅由微降至10ns。然而，DDR3存储器却硬生生榨出了32倍的带宽跃升；依托内部流水线与极宽的数据总线，它每1.25ns便能输出双字数据（），而EDO动态随机存储器受制于tPC=20ns的瓶颈，同期只能输出单字（50Mword/s）。

时序缩写
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*SDRAM
**DDR SDRAM
**DDR2 SDRAM
**DDR3 SDRAM
**DDR4 SDRAM
**DDR5 SDRAM

参考文献