在半导体制造领域，“1纳米制程”是继“2纳米”制程节点之后，金屬氧化物半導體場效電晶體（MOSFET）微缩进程中的又一重要里程碑。该制程延续了集成电路（IC）技术微型化的行业趋势，这对提升芯片性能、提高晶体管密度以及降低功耗至关重要。
“1纳米”这一术语与晶体管的任何实际物理特征（如栅极长度、金属间距或栅极间距）均无关联。根据电气电子工程师学会（IEEE）发布的2021年版国际设备和系统路线图（IRDS）预测，“1纳米节点”的接触栅极间距预计为42纳米，最紧密金属间距为16纳米。首批1纳米芯片预计将于2027年问世。
据《自由时报》报道，台湾积体电路制造公司（TSMC）位于中部科学园区的Fab 25正规划为1.4 nm制程中心，预计建设四座晶圆厂。据悉，打桩工程已于2025年底启动，预计2027年底开始风险试产，并在2028年下半年实现全面量产。
日经XTech报道称，Rapidus计划于2026年开始研发1.4 nm制程技术，并目标在2029年左右实现量产。
历史
2008年，英国研究人员制造出了厚度为单原子、宽度为十个原子的晶体管。这些晶体管由石墨烯雕刻而成。有预测认为，石墨烯有朝一日将取代硅，成为未来计算技术的基础。石墨烯是一种由碳原子以蜂窝状排列构成的二维平面材料，也是取代硅的主要候选材料。英国曼彻斯特大学的研究团队利用该材料制造出了有史以来最小的晶体管：该器件跨度仅为1纳米，仅包含少数碳环。
2016年，位于美国加利福尼亚州的劳伦斯伯克利国家实验室研究人员制造出了具备可用1纳米栅极的晶体管。该场效应晶体管采用MoS2作为沟道材料，并利用碳纳米管使沟道发生反型。其有效沟道长度约为1纳米。然而，其漏源间距却大得多，达到了微米级别。
接触栅极间距（CGP）指相邻晶体管栅极之间的距离，是评估器件整体尺寸和制造技术更准确的指标。根据IRDS预测，1纳米节点晶体管需将CGP微缩至40 nm。2024年，南京大学研究人员报告了首批将CGP微缩至40 nm的MoS2场效应晶体管，该成果通过半金属锑（Sb）晶体接触实现。
研究与技术演示
2012年，研究人员利用结合在硅表面（介于两个大得多的电极之间）的磷原子制造出了单原子晶体管。该晶体管可以说是180 pm晶体管（即磷原子的范德华半径）；不过其与硅结合的共价半径可能更小。要制造出比这更小的晶体管，将需要使用原子半径更小的元素，或者利用亚原子粒子（如电子或質子）作为功能晶体管。
2018年，卡尔斯鲁厄理工学院的研究人员制造出了具有可用单原子栅极的晶体管。
2024年7月，韩国基础科学研究院（IBS）范德华量子固体中心主任赵文浩（Jo Moon-Ho）带领的团队开发了一种新方法，可在硅基底上外延生长宽度小于1纳米的一维（1D）金属材料。该工艺被用于构建二维（2D）半导体逻辑电路的新结构，并采用这些一维金属作为栅极电极。IEEE发布的IRDS预测，半导体节点技术在2037年可能达到约0.5 nm，晶体管栅极长度约为12 nm。然而，IBS研究团队证明，由一维MTB栅极电场调制的沟道宽度可小至3.9 nm，超越了上述预测。
2025年4月，由包文中和周鹏带领的复旦大学团队宣布，他们已成功利用制造出1纳米RISC-V芯片。
2026年6月，IBM发布了全球首创能够生产小于1纳米芯片的技术。
参考
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