在半导体技术中，缺陷（Defekte）通常指半导体产品制造过程中出现的各种非预期局部错误。这些缺陷通常会降低产品质量与可靠性，甚至导致功能完全失效。缺陷通常以缺陷密度（Defektdichte）D来表示，即单位面积内的缺陷数量，或单层光刻掩模版上的缺陷密度。
类型、成因与影响
半导体产品制造中出现的缺陷，其种类、成因及影响均十分复杂。从各类微粒、衬底或外延层中的晶体缺陷，到光刻或刻蚀工艺中的加工失误，不一而足。缺陷可能源于环境（例如灰尘），也可能由制造工艺本身产生（例如材料残留、套刻误差）。这些缺陷通常会对芯片的可靠性或质量（例如可达到的时钟频率）产生机械或电气影响。它们还可能导致电气失效、功能异常甚至产品损坏。这类所谓的“致命缺陷”会直接影响微电子产品的良率（yield）。
以下列举了生产各环节中一些典型的缺陷示例及其可能的影响。
最常见的缺陷或许是来自晶圆传输、加工环境及设备本身的微粒，例如灰尘和机械磨损产生的落料。这些微粒会（暂时）沉积在晶圆上并形成非预期的遮蔽，局部干扰受影响区域的加工。例如，它们可能阻碍薄膜沉积或层刻蚀，或产生意外的形貌障碍（例如导致光刻对焦问题或光刻胶涂布异常）。其结果通常表现为短路或导线间电连接断路等电气故障。这类来自环境的微粒可被视为一种“缺陷背景水平”，通过洁净环境（参见洁净室等级）、合适的材料选择（参见）及合理的设备结构，可以在很大程度上降低此类缺陷。即便如此，它们仍占影响良率缺陷的大部分。根据经验法则，影响良率的微粒尺寸应控制在特征尺寸的25%乃至10%以下。因此，随着集成电路的提高，降低缺陷的要求也日益严格。
异物材料污染也会对产品功能产生负面影响，例如金属离子扩散至晶体管沟道等电学敏感区域，会改变其电学特性。
许多缺陷源于工艺本身，即由于制造工艺未优化而产生的缺陷。通常这些是单项可控的工艺波动，但在高产量生产中无法完全避免，例如：
- 沉积问题导致薄膜或接触孔中出现空隙（针孔，），或光刻胶涂布时产生气泡；
- 薄膜附着力问题，例如因温度波动过大导致的机械应力；
- 材料残留，例如化学机械平坦化（CMP）后的残留；
- 衬底或外延层中的晶体缺陷，例如堆垛层错、杂质、机械应力等；
- 套刻（Overlay）误差，导致层间出现非预期连接（如短路）或阻碍预期连接（如导线接触不良）；
- 其他。
此外还存在划痕等“粗大”缺陷，这多是由设备或搬运失误造成的，以及技术性缺陷源。后者通常源于未优化的工艺序列或工艺步骤间的相互作用。例如，温度过高会导致现有薄膜产生机械应力，进而引发材料裂纹。这些裂纹可能会增加金属层的电阻，或成为水分和金属离子进入绝缘层的扩散路径。
重要性：对良率的影响
晶圓上的缺陷数量或缺陷密度，与芯片尺寸共同决定了每片晶圆可获得的成品良率。需要注意的是，随着集成度提高，在较大结构中尚不足以引起电路失效的微小缺陷，现在也会演变为致命缺陷。这意味着，为了获得足够的良率，生产中的总体缺陷密度必须随集成度的提高而降低。由于高集成度往往伴随着更多的加工步骤，往往会导致更多缺陷产生，因此这一点尤为重要。
在考察某种工艺技术或产品的生产缺陷密度趋势时，首批原型的缺陷密度通常极高，以至于全功能芯片寥寥无几甚至为零。通过持续的学习过程和单步工艺改进，技术相关的缺陷数量会迅速减少。
在简单的模型中，计算时假设缺陷密度在晶圆上均匀分布（泊松模型）：
: Y = e^{- A \cdot D}
其中Y为良率，A为芯片面积，D为缺陷密度。根据这一极简模型，对于面积为250 mm²的芯片，致命缺陷密度必须控制在0.25 个/cm²以下，才能获得50%以上的经济良率。
通常该模型仅适用于计算大批量晶圆的平均良率，因为它可以抵消晶圆间及晶圆内部的波动。实际上，晶圆上的缺陷密度是波动的，即存在缺陷率极低的区域，也可能存在缺陷率极高的区域（缺陷集群）。这种缺陷密度分布通常在晶圆之间或批次之间也不尽相同。缺陷集群的一个典型例子是系统性设备影响，例如平坦化质量（参见化学机械平坦化）随半径的波动。这种不均匀的缺陷密度对良率有显著影响，因为在缺陷总数相同的情况下，虽然单个芯片上的缺陷可能增多，但受影响的芯片总数反而会减少。
参考
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