多重图案化

多重图案化（）是指一种在半导体制造过程中的技术。在光刻过程中使用了多重图案化曝光增强图形的密度，在10纳米和7纳米制程及更先进节点中必不可少。多重图案化出现的前提是单次光刻曝光可能不足以提供足够的分辨率，因此需要额外的曝光，或者必须使用（借助间隙壁）蚀刻特征侧壁来定位图案。

如英特尔在其45纳米节点进行线切割或台积电在其28纳米节点，即便单次曝光分辨率足够，仍会使用额外掩模以获得更高品质的图案化。即使对于电子束曝光，在约10纳米半间距时单次曝光似乎也不足，因此需要双重图案化。

双重图案化光刻最早由D. C. Flanders和N. N. Efremow于1983年演示。此后已开发出多种双重图案化技术，例如自对准双重图案化（SADP）和纯光刻双重图案化方法。

间距双重图案化由在2000年代率先提出，促使开发了32纳米制程NAND闪存记忆技术。此后，多图案化已被全球的NAND闪存和随机存取存储器制造商广泛采用。

需要多重图案化的情况
以下几种情况会需要使用多重图案化。

线距低于分辨率
最明显需要多重图案化的情况是特征线距低于光学投影系统的分辨率极限。对于数值孔径为NA、波长为λ的系统，任何线距低于0.5 λ/NA时，在单次晶圆曝光中将无法解析。分辨率极限也可能源自随机效应，例如在EUV的情况。因此，即使20纳米线宽，在更大线距时缺陷率较高，也仍然需要EUV双重图案化。

二维图案圆角化
已知由两束或三束光束沿某一方向干涉形成的密集二维图案（如使用四极或QUASAR照明）会出现明显的圆角化，尤其在弯折处和拐角处更为严重。拐角圆角半径通常大于最小线距（约0.7 λ/NA）。这也会在特征尺寸约0.4 λ/NA或更小时产生“热点”问题。因此，优先定义线状图案，然后再根据需要切割出相应段落会更有利。这需要额外的曝光。切割形状本身也可能出现圆角化，因此对放置精度要求很高。

线尖与线宽的权衡
线尖的圆角化自然使得人们需要在缩小线宽（即线尖处宽度）和缩小相对线尖间距之间的权衡。当线宽缩小时，线尖半径也随之变小。当线尖宽度已经小于点扩散函数限制（k1≈0.6-0.7）时，线尖会自然回缩，导致相对线尖之间的间距增大。点扩散函数同样限制了线尖中心之间可分辨的最小距离（常建模为圆形）。这进一步需要在减小单元宽度和减小单元高度之间的权衡。通过增加一个切割/修整掩模（见下文讨论），可以避免这种权衡。因此，对于面向EUV的7纳米节点，金属线宽为18纳米（λ=13.5 nm、NA=0.33时k1=0.44），线尖间距小于25纳米（k1=0.61）时，单次EUV图案化不足以满足需求，需要第二次切割曝光。

布局不同部分需要不同的照明
当图案包含接近分辨率极限的特征尺寸时，不同排列的特征往往需要特定的照明才能成像。

最基本的例子是水平密集线与垂直线（半线距0.5 λ/NA）时，由于双倍线距在焦点方面的限制，无法与窄线距同时成像。选择性蚀刻结合SADP或SAQP（下文将描述）是目前同时实现两种线距图案化的最佳方法。

与双束干涉的小偏差
双束干涉图案（半线距<0.5 λ/NA）会形成一组规则间距的线。当这些线出现断裂，例如砖形图案时，即构成了对干涉图案的小偏差。此类偏差通常不足以完全抵消基础规则线图案的相长或相消干涉，因此常会在旁瓣处出现残留曝光。在偶极照明下，线端间隙容易被桥接。因此需要另一重掩模（通常称为切割掩模）来更可靠地打断线状图案。

线切割
最早实现多重图案化的方法就是线切割，最初出现在英特尔45纳米节点，用于160纳米栅极线距。使用第二重掩模对由第一重掩模定义的线进行切割，并不会直接增加特征密度，而是允许定义基于最小线距的图案，例如在前述双束干涉生成的线条附近形成砖形图案。双束干涉依然主导衍射图案。这是由于较低空间频率导致的圆角化所致。

切割形状本身也会出现圆角化；虽然可通过优化照明将其最小化，但无法完全消除。

在应用第二重掩模进行线切割时，必须考虑与第一重掩模的叠合，否则会产生边缘位置误差（EPE）。如果线距已接近分辨率极限，切割图案本身可能因剂量或焦点窗口受限而成像困难。EUV随机性导致切割形状随机变化。在这种情况下，需要使用多重切割掩模，或让切割跨越多条线。自对准线切割（下文将讨论）可能是更优选项。

间距分离
多重图案化的最简单形式是将图案分离成二个或者三个部分。每个部分按照通常的制程方法进行制作，合并形成最终的图层。这种方法称为“间距分离”（pitch splitting），因为相隔一个线距的两条特征无法同时成像，只能对每隔开的特征进行单独成像，也会被称为光照-刻蚀-光照-刻蚀（LELE，Litho-Etch-Litho-Etch）。这种技术用于20纳米制程、14纳米制程等。由于只有少数关键层需要额外曝光，，额外曝光的成本在相关制程中可以承受。但更棘手的问题在于特征间的定位误差（叠合）。因此，后续出现了自对准侧壁成像方法，取代了该做法。

“蛮力”式的沟槽图案化方法包括至少两次独立曝光并在同一层上蚀刻各自的子图案。每次曝光都要涂布不同光阻。完成整个流程后，最终图案是之前蚀刻的各个子图案的组合。通过交错这些子图案，理论上可以无限提高图案密度；半线距与子图案数量成反比。例如，将两条50 nm半线距图案交错可形成25 nm半线距图案；三条75 nm半线距图案或四条100 nm半线距图案亦可。同样，要缩小特征尺寸通常需要化学缩小、热回流或缩小辅助薄膜等技术辅助。得到的组合图案可传递到下面的最终层。

有时需要将两个各自印刷的特征“拼接”成一个特征。此类双重图案化方法已应用于约15 nm DRAM及更先进工艺。

间距分离方法的一种变体是“光阻冻结”（resist freezing），可以在第一层已显影光阻上直接涂布第二层光阻。JSR已用此方法演示出32 nm线宽和线距，其中第一层光阻通过表面硬化实现“冻结”效果。

近年来，“间距分离”一词的范围逐渐扩大，包含了侧壁图案转移技术。

侧壁图案转移
在间隙壁图案化中，间隙壁（spacer）是指在预先成型特征侧壁上形成的薄膜层。间隙壁通过在先前图案上沉积或反应形成薄膜，然后蚀刻去除所有水平表面上的薄膜，仅保留侧壁上的薄膜。移除原始图案后，剩下的就是间隙壁。然而，由于每条线都会形成两个间隙壁，线密度相当于原来翻倍，通常称为自对准双重图案化（SADP）。间隙壁技术可用于定义原始光刻线距一半的狭窄栅极等场景。

由于间距分割方法面临不同曝光部分之间特征位置差异的困扰，侧壁图案转移（SIT）日益成为必要方案。SIT通常需要在已刻蚀特征侧壁上形成间隙壁层。如果该间隙壁对应导电特征，则最终需要在不小于两处位置进行切割，以将其分割成两条或多条导电线；若间隙壁对应介电特征，则无需切割。对于先进逻辑图案，预测需要多少切割是极具挑战性的问题。

由于间隙壁材料通常是硬掩模材料，其刻蚀后的图案质量往往优于刻蚀后光阻的轮廓，后者一般受线边缘粗糙度困扰。

间隙壁方法的主要问题在于：移除附着材料后，间隙壁能否保持在正确位置；间隙壁的轮廓是否可接受；以及蚀刻去除附着材料时是否会侵蚀下面的材料。若移除间隙壁旁边的材料也顺带去除了一部分下面的材料，则会导致间隙壁两侧地形高度不一致。任何掩模错位或预先成型特征关键尺寸（CD）的偏差，都会使特征间线距交替变化，这就是所谓的“行距走动”（pitch walking）。

间隙壁的位置也取决于它所附着的图案。如果图案过宽或过窄，都会影响间隙壁的位置。不过，对于关键存储器特征制造流程而言，这种情况可通过自对准方式规避。

当SADP重复进行时，可实现额外的线距减半，通常称为自对准四重图案化（SAQP）。考虑到单次曝光的最小线距预期为76 nm，使用SAQP即可达到19 nm线距。

多重图案化应用
前沿逻辑/ASIC多重图案化实践
参考资料