Verilog-A是一种针对模拟电路的工业标准模型语言，它是 Verilog-AMS的连续时间子集。
Verilog-A被设计用来对Spectre电路仿真器（）的行为级描述进行标准化，以实现与VHDL（另一个IEEE标准支持的硬件描述语言）。它从其他语言（例如MAST）吸收了对模拟电路的支持。国际Verilog开放组织（）支持 Verilog的标准化，使得Verilog-A作为整个Verilog-AMS计划的一部分，从而实现对模拟电路和数字电路设计的处理能力。Verilog-A是Verilog-AMS项目的最初阶段发展起来的。
不过，Verilog的开发进展与Verilog-AMS延迟不同，而当时Verilog被纳入了IEEE 1364标准，这就使得Verilog-AMS被遗留给了Accellera公司。因此最初的单一语言标准的目标并没有实现。
参考文献
- [http://www.eda.org/verilog-ams/htmlpages/dod.html Language design objectives (circa 1994)]
外部链接
*[http://www.eda.org/verilog-ams/ Accellera Verilog Analog Mixed-Signal Group]
*[http://www.eda.org/verilog-ams/htmlpages/lit.html Language References Manuals]
*[http://designers-guide.org/Books/dg-vams/index.html The Designer's Guide to Verilog-AMS]
*[https://web.archive.org/web/20190611093910/http://www.verilog-ams.com/ Verilog-AMS.com] — Examples of models written in Verilog-A
*[http://www.designers-guide.org/VerilogAMS Designer's Guide Community] — More examples of models written in Verilog-A
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